计算机体系结构 (Computer Architecture) — A-Level Computer Science 学习指南
适合谁：A-Level Computer Science 参加 A-Level Computer Science 的考生。
覆盖内容：冯·诺依曼架构、CPU核心组件、取指-译码-执行周期、三类系统总线、RISC与CISC对比及流水线原理全部考点。
前置知识：基础编程概念；Python / Java / VB 任一种。
关于练习题：下文「练习题」一节的所有题目均为我们按 A-Level Computer Science 风格编写的原创题目 (original problems)，仅用于教学。它们不是 Cambridge International 真题的复制，措辞、数值或语境可能不同。请把它们当作练手用；评分细则请对照 Cambridge 官方 mark scheme。
1. 什么是计算机体系结构？
计算机体系结构是描述通用计算机系统各部分逻辑组成、交互规则与工作机制的核心硬件知识点，是A-Level Computer Science 阶段硬件模块的基础考点，在Paper 1客观题中占5-8分，Paper 2主观题中占10-12分，也是后续学习存储系统、I/O控制、中断机制等内容的前置基础。
本章节的所有概念均围绕「CPU如何执行你编写的代码」这一核心逻辑展开，学习时建议结合指令执行的完整流程串联所有知识点，不要孤立记忆零散术语。
2. 冯·诺依曼架构 (Von Neumann architecture)
冯·诺依曼架构是现代通用计算机的核心设计范式，其核心是存储程序原理：指令和数据以同等地位存放在同一个主存储器 (main memory) 中，按地址线性寻址，默认顺序执行，遇到跳转指令时可改变执行顺序。
它的四个核心特征是考官高频考点：
- 指令和数据共用同一块存储器，没有物理隔离
- 存储器内容按地址访问，而非按内容寻址
- 指令默认顺序执行，支持跳转指令修改执行流
- 负责运算的CPU与负责存储的主存是分离的独立部件
考点提示：常见的混淆点是冯·诺依曼架构与哈佛架构的区别，后者指令和数据存放在独立的两块存储器中，多用于单片机、DSP等专用设备，不要混淆两者的核心特征。
3. CPU核心组件 (CPU components: ALU, CU, registers, cache)
CPU是计算机的运算控制核心，由四个核心功能模块组成：
- 算术逻辑单元 (Arithmetic Logic Unit, ALU)：负责所有算术运算（加减乘除、移位、取补码）和逻辑运算（与、或、非、大小比较），所有数据处理都在ALU中完成，运算结果临时存放在累加器中。
- 控制单元 (Control Unit, CU)：是CPU的指挥中心，负责从主存读取指令、翻译指令的功能，然后向ALU、寄存器、总线等部件发送控制信号，协调所有部件按指令要求完成操作。
- 寄存器 (Registers)：CPU内置的速度极快、容量极小（通常只有几十到几百字节）的存储单元，用来临时存放当前执行的指令、数据和状态。专用寄存器的功能是必考点：
- PC（程序计数器 Program Counter）：存下一条要执行的指令在主存中的地址
- MAR（存储器地址寄存器 Memory Address Register）：存CPU要访问的主存/IO设备的地址
- MDR（存储器数据寄存器 Memory Data Register）：存从主存读取、或要写入主存的数据
- ACC（累加器 Accumulator）：存ALU的运算中间结果
- 高速缓存 (Cache)：介于CPU和主存之间的高速存储层，用来存放CPU最近频繁访问的指令和数据，解决CPU运算速度远快于主存读写速度的性能瓶颈。L1 Cache为CPU单个核心专属，速度最快容量最小；L2/L3 Cache为多核心共享，速度稍慢容量更大。
4. 取指-译码-执行周期 (Fetch-decode-execute cycle)
CPU执行每条指令都遵循固定的三阶段流程，是主观题的高频考点：
- 取指阶段：① PC存储的下一条指令地址送入MAR，CU向主存发送读信号；② 主存按MAR中的地址返回对应指令，存入MDR；③ MDR中的指令送入IR（指令寄存器 Instruction Register），PC值自动+1，指向下一条待执行的指令地址。
- 译码阶段：CU对IR中的指令进行翻译，识别指令类型（运算/读写/跳转等）、对应的操作数来源、要输出的结果位置。
- 执行阶段：CU向对应部件发送控制信号，完成指令要求的操作。比如加法指令会将操作数送入ALU相加，结果存回ACC；跳转指令会直接修改PC的值为目标地址，改变后续执行流。
举个实际例子：执行指令LOAD 100（将主存地址100中的数据读入ACC）时，取指阶段拿到指令存入IR，PC+1；译码阶段CU识别为读主存指令，操作数地址是100；执行阶段将100送入MAR，发读信号，主存返回的数据存入MDR，再送入ACC。
5. 总线 (Buses: address, data, control)
总线是计算机各部件之间传输信号的公共通道，共分为三类，核心区别是传输方向和传输内容：
- 地址总线 (Address Bus)：单向传输，仅由CPU向主存/IO设备发送要访问的地址。地址总线的位数决定了最大可寻址内存空间，比如32位地址总线的最大寻址空间是。
- 数据总线 (Data Bus)：双向传输，在CPU和主存/IO设备之间传输指令、数据。数据总线的位数决定了单次传输的最大数据量，比如64位数据总线单次可以传输8字节数据。
- 控制总线 (Control Bus)：双向传输，传输控制信号和状态信号，比如读信号、写信号、中断信号、时钟信号，用来协调不同部件的操作时序。
考点提示：地址总线是单向传输是高频易错点，不要和双向的数据总线、控制总线混淆。
6. RISC vs CISC与流水线原理 (RISC vs CISC; pipelining intuition)
RISC与CISC对比
两者是两类不同的CPU指令集设计架构，核心区别是：
| 特征 | RISC（精简指令集计算机 Reduced Instruction Set Computer） | CISC（复杂指令集计算机 Complex Instruction Set Computer） |
|---|---|---|
| 指令长度 | 固定长度 | 可变长度 |
| 执行周期 | 单周期完成一条指令 | 多周期完成一条指令 |
| 指令数量 | 少，仅保留高频简单指令 | 多，包含大量复杂专用指令 |
| 寻址方式 | 少 | 丰富 |
| 应用场景 | 手机、嵌入式设备（ARM架构） | 桌面PC、服务器（x86架构） |
流水线 (Pipelining) 原理
流水线是CPU提升指令执行效率的核心技术，核心逻辑是将取指、译码、执行三个阶段的操作重叠执行：当第一条指令处于执行阶段时，第二条指令处于译码阶段，第三条指令处于取指阶段，理想状态下每个时钟周期可以完成一条指令，相比非流水线架构的3个周期完成一条指令，整体吞吐量提升3倍。
注意：流水线不会缩短单条指令的执行时间，只是通过重叠执行提升整体的指令处理效率，这是常见的概念误区。
7. 常见陷阱 (Common Pitfalls)
- 错误做法：认为冯·诺依曼架构的指令和数据存储在独立的存储器中。错误原因：混淆冯·诺依曼架构和哈佛架构的核心特征。正确做法：冯·诺依曼架构指令和数据共用存储器，哈佛架构才是分开存储，后者多用于专用嵌入式设备。
- 错误做法：混淆MAR和MDR的功能，认为MAR存储要读写的数据。错误原因：两个寄存器名称相似，记忆时没有对应功能场景。正确做法：MAR存要访问的地址，MDR存对应地址的读写数据，记住「A对应Address地址，D对应Data数据」即可区分。
- 错误做法：认为地址总线是双向传输的。错误原因：和数据总线的传输方向混淆。正确做法：地址总线仅由CPU向外发送要访问的地址，是单向传输，只有数据总线和控制总线是双向的。
- 错误做法：认为流水线可以缩短单条指令的执行时间。错误原因：只看到整体执行速度变快，没有理解流水线的重叠执行逻辑。正确做法：流水线是让多条指令的不同阶段同时执行，提升整体吞吐量，单条指令的执行时间不会变化。
8. 练习题 (A-Level Computer Science 风格)
题1（客观题）
下列关于CPU寄存器功能的描述，正确的是？ A. MDR存储要访问的主存地址 B. PC存储当前正在执行的指令 C. MAR存储从主存读取的数据 D. ACC存储ALU的运算中间结果
解答：答案D。A错误，MDR存读写的数据，MAR存地址；B错误，PC存下一条指令的地址，IR存当前执行的指令；C错误，MAR存地址，MDR存数据。
题2（主观题）
简述3类系统总线的功能和传输方向。
解答：① 地址总线：单向传输，由CPU向主存/IO设备发送要访问的地址；② 数据总线：双向传输，在CPU和主存/IO设备之间传输指令和数据；③ 控制总线：双向传输，传输控制信号和状态信号，协调各部件操作。
题3（计算题）
某计算机的地址总线宽度为24位，数据总线宽度为16位，计算该计算机的最大可寻址内存空间（以MB为单位），以及单次总线传输的最大数据量（以字节为单位）。
解答：最大可寻址空间为字节 = MB；数据总线16位，单次传输数据量为字节。
9. 速查表 (Quick Reference Cheatsheet)
| 考点 | 核心内容 | 考频 |
|---|---|---|
| 冯·诺依曼架构 | 指令数据共用存储器、按地址寻址、运算器与存储器分离 | ★★★★ |
| CPU寄存器 | PC存下条指令地址、MAR存地址、MDR存数据、ACC存运算结果 | ★★★★★ |
| 取指执行周期 | 取指→译码→执行，取指阶段PC自动+1 | ★★★★ |
| 总线 | 地址总线单向、数据/控制总线双向，地址总线位数决定寻址空间 | ★★★★ |
| RISC vs CISC | RISC单周期定长指令（ARM）、CISC多周期变长指令（x86） | ★★★ |
| 流水线 | 重叠执行指令阶段，提升吞吐量，不缩短单条指令执行时间 | ★★★ |
10. 接下来怎么学
本章节是A-Level Computer Science后续存储系统层次结构、I/O控制方式、中断机制等硬件考点的核心基础，你后续学习主存、闪存、磁盘等存储设备，以及DMA、中断等IO控制方式时，都会用到本章节的取指执行周期、总线工作原理等内容，建议先把寄存器功能、总线特性等高频考点背熟再推进后续章节。
如果你在刷题时遇到计算机体系结构相关的疑难题目，或者对某个考点还有疑问，都可以随时到小欧提问，我们会为你提供针对性的讲解和练习资源。
本指南内容对齐 CIE 剑桥国际 AS & A Level 计算机科学 9618 考纲。OwlsAi 与 Cambridge Assessment International Education 无附属关系。